Infineon Technologies Menunjukkan Pengurangan Lebih Lanjut Hari Ini Chip Wiring-of-the-Art Hari Ini

Munich / Germany, 31 Mei 2002 - Infineon Technologies (FSE / NYSE: IFX) hari ini mengumumkan bahawa Makmal Penyelidikan Munich telah membuktikan, dengan memperluaskan pendawaian litar bersepadu semasa kepada saiz ciri yang lebih kecil, bahawa keperluan mengenai kebolehpercayaan elektrik akan dipenuhi dengan pendawaian skim-skim dalam generasi cip akan datang hingga tempoh masa 2010.

Penyelidik Infineon telah berjaya melakukan penilaian elektrik sub-70nm garis logam ke lebar jalur 40nm, tertanam dalam alur filem dielektrik yang digunakan untuk pengasingan elektrik. Garis logam yang sempit seperti 55nm akan digunakan untuk sambungan elektrik terpendek antara transistor dalam generasi bersepadu
litar yang dijangka akan dikeluarkan pada tahun 2010.

Keamatan semasa maksimum yang diperolehi dalam garisan tembaga ini adalah dalam rejim 80-100 Juta Ampere / cm2. Ketumpatan semasa ini melebihi yang diketahui dari teknologi paling maju hari ini dengan faktor 2 hingga 5. Keupayaan membawa arus yang sangat tinggi ini terutamanya disebabkan oleh pemindahan haba yang sangat cekap kepada dielektrik intermetal yang mengelilingi garisan logam. Pemindahan haba ke dielektrik intermetal dicapai oleh nisbah permukaan yang menguntungkan ke kawasan keratan rentas logam ini. Wayar yang diselidiki mempunyai ketinggian profil melebihi lebar dawai.

"Dengan penilaian keputusan ujian kami telah membuktikan bahawa pembuatan penghubungan ultra-nipis yang tinggi bukanlah masalah teknikal yang tidak dapat diatasi dalam proses membuat keripik yang lebih kecil," kata Dr Sönke Mehrgardt, ahli lembaga dan ketua pegawai teknologi Infineon Technologies AG. "Teknologi sambungan hari ini pada dasarnya boleh digunakan untuk generasi cip masa depan seperti yang diterangkan dalam Roadmap Teknologi Antarabangsa untuk Semikonduktor (ITRS), yang pada masa ini meluas hingga tahun 2016."

Rintangan electromigration tertinggi adalah keperluan utama untuk skema metalisasi cip. Ketumpatan arus tinggi adalah daya penggerak untuk pengangkutan material dalam wayar metalik yang seterusnya merendahkan kebolehpercayaan dan menjadikan kabel mudah rosak. Oleh itu, inertness yang tinggi secara intensif terhadap elektromigrasi adalah kriteria utama untuk menilai kualiti pendawaian cip.

Dalam penyiasatan terperinci tentang rintangan elektromigrasi, satu masa yang bermakna untuk kegagalan garis tembaga sub-70nm 80-90 tahun diperoleh, nilai sebanding dengan yang diperolehi untuk produk hari ini dengan dimensi kritis 180nm. Penilaian terhadap rintangan elektromigrasi dilakukan dengan kaedah penilaian standard yang ketat yang digunakan untuk skim metalisasi dalam produk hari ini.

Alat litografi yang diperlukan untuk pembuatan generasi cip dalam tempoh 2010-13 belum lagi wujud. Infineon mengatasi masalah ini dengan menggunakan teknik spacer untuk menyempitkan lubang masker yang ditakrifkan oleh litografi pembuatan hari ini untuk pemindahan corak ke dalam filem dielektrik. Ini membolehkan pengeluaran struktur dengan dimensi sisi jauh di bawah saiz ciri yang dapat direalisasikan dengan peralatan perkilangan litografi yang paling maju hari ini.

Kawat tembaga yang disiasat telah direka dengan teknik damascene, pendekatan terkini dalam industri semikonduktor untuk merealisasikan metalisasi canggih. Dalam teknik ini, alur dan lubang dipenuhi dengan pemendapan logam diikuti dengan penyingkiran lengkap semua logam yang meliputi struktur yang dipenuhi oleh penggiliran mekanikal kimia. Teknik ini dinamakan sempena perhiasannya pernah digunakan dalam pedang damascene.

Wafel silikon yang digunakan untuk penilaian elektrik garisan tembaga tertanam telah diproses dengan peralatan dan proses pembuatan semikonduktor standard hari ini yang dibangunkan untuk saiz ciri 250nm di ruang bersih Sematech Antarabangsa, Austin, TX, sebuah konsortium pengeluar semikonduktor terkemuka di dunia.