Persembahan Teknikal Infineon di Simposium VLSI 2003: Kemunculan Kemunculan Kemajuan Edge Papers i

Munich, Jerman dan Kyoto, Jepun ?? 13 Jun 2003 ?? Edisi Infineon Technologies (FSE / NYSE: IFX) perkhidmatan Alert Berita menyediakan sinopsis persembahan oleh Infineon pada Symposia 2003 pada Teknologi dan Litar VLSI, 10 hingga 14 Jun di Kyoto, Jepun.

Pada tahun ini, VLSI Technologies dan Persidangan Litar lima kertas akan dibentangkan yang memperlihatkan hasil yang diperolehi dalam pembangunan teknologi semikonduktor canggih: Keputusan baru dalam pembangunan yang berjaya dalam dua teknologi memori yang tidak dapat digunakan, Magnetoresistive RAM dan Ferroelektrik RAM, akan dibincangkan dalam 3 kertas. Dua kertas tambahan menerangkan hasil baru-baru ini mengenai integrasi alternatif dielektrik tinggi k dalam teknologi proses baru.

Tajuk-tajuk dan ringkasan ringkas, setiap kertas disenaraikan di sini:

Kertas 13-1 - Skim Rujukan Level-Rujukan Bitline / Plateline untuk Rantaian Ketumpatan TinggiFeRAM

Infineon, Toshiba
Makalah ini menerangkan ciri litar utama untuk mengoptimumkan lagi seni bina cip FeRAM (Ferro-elektrik Random Access Memory). Senibina ini membolehkan ketumpatan memori yang tinggi pada kawasan cip kecil dengan pelesapan kuasa ultra rendah. Ciri-ciri litar novel, yang dengan ketara meningkatkan margin isyarat dan hasil produk, serta kebolehpercayaan produk termasuk skema pemacu plat tiga peringkat untuk pengurangan tekanan oksida gerbang dan skim mengimbangi kapasitif bagi margin isyarat yang meningkat. Skim litar FeRAM dilaksanakan pada cip produk FeRAM 32Mb Chain, yang merupakan pembangunan bersama Toshiba Corp, Jepun, dan Infineon Technologies.

Kertas 2-4 ?? A MRAM Technology berasaskan Logik 0.18 μm untuk Aplikasi Memori Berkelajuan Tinggi Tidak Berkesan

Infineon, IBM
Makalah ini membincangkan pembuatan MRAM 128Kb (Memory Access Random Magnetoresistive) menggunakan saiz sel MRAM terkecil di dunia dengan hanya 1.4 mikron persegi. Cip ingatan yang tidak berubah-ubah dibuat dengan proses berasaskan logik standard 0.18 micron dengan tiga lapisan metalisasi tembaga dan 1T1MTJ (1 Transistor, 1 Magnetic-Tunnel-Junction) senibina. Kitaran menulis berulang ujian pelbagai menunjukkan ketahanan yang sangat baik tanpa degradasi melalui 630 juta kitaran menulis.

Kertas 16-4 - Kelajuan MRAM 128Kbit Berkelajuan Tinggi untuk Aplikasi Memori Universal Masa Depan

Infineon, IBM
Makalah ini menerangkan arsitektur penderiaan kelajuan simetrik dengan menggunakan sel rujukan pelengkap dan peranti beban yang boleh dikonfigurasikan. Penularan pengukuran dari cip ujian 128Kbit yang diterangkan dalam penilaian abstrak dan litar di atas meramalkan 5ns rawak membaca masa akses dan operasi tulis rawak dengan kurang daripada 5ns menulis lebar denyutan. Keputusan ini menyerlahkan keupayaan prestasi tinggi seni bina 1T1MTJ teknologi MRAM.

Kertas 12A-1 ?? Pengukuran Terus Pengecualian Langsung dalam MOSFET; Permohonan Pengekstrakan Mobiliti di Dielectric Gate Alternatif

Infineon, IBM, IMEC, KU Leuven, Sematech Antarabangsa, Institut für Halbleitertechnik TU-Darmstadt
MOSFET berskala menggunakan gerbang dielectric alternatif menunjukkan sangat mengurangkan mobiliti pembawa. Teknik pengukuran konvensional untuk menentukan mobiliti pengangkut dan sebab-sebab yang mungkin untuk pengurangan tidak boleh dipercayai untuk FET (Field Effect Transistors) dengan dielectric pintu alternatif, kerana caj yang kuat memerangkap semasa pengukuran.

Makalah ini memperkenalkan Pengembalian Mengecas Pengisian (ICP) sebagai kaedah alternatif baru untuk mengukur yang benar ?? caj inversi dalam FETs n-channel. Kaedah ini digunakan untuk mengekstrak mobiliti dalam FET dengan konvensional dan SiO ₂/ HfO ₂ dielektrik pintu dua lapisan. Ia telah menunjukkan bahawa caj perangkap dan caj tetap bersih dalam saluran MOSFET n-bukan merupakan penyebab utama kemerosotan mobiliti yang kuat. Kaedah pengukuran baru ini dengan hasil yang berkaitan dengan pergerakan pengangkut dan caj perangkap adalah langkah utama dalam penyepaduan bahan-bahan dielektrik alternatif baru dalam teknologi cip CMOS masa depan.

Kertas 12A-3 ?? Dynamics of Amplitude Voltage Stability di Dielektrik High-k Stacked: Peranan Oksida Interfacial

Infineon, IBM, IMEC, Sematech Antarabangsa, KU Leuven
Untuk memenuhi keperluan prestasi tinggi kerana saiz ciri generasi cip akan berkurangan, banyak usaha tertumpu pada penyelidikan dan pembangunan dielektrik alternatif tinggi (k-tinggi) di atas untuk menggantikan oksida silikon konvensional. Telah ditunjukkan bahawa ketidakstabilan voltan ambang diperhatikan di SiO ₂/ HfO ₂ Lapisan pintu dua lapisan boleh dijelaskan dengan mengecas dan menunaikan kecacatan yang sedia ada di timbunan pintu.

Makalah ini menunjukkan bahawa ketidakstabilan voltan ambang HfO ₂ (Hafnium oxide) dielectric pintu dikawal oleh dinamik elektron yang menjebak dan menangkap dalam HfO ₂ kecacatan pukal. Oleh itu, magnitud diukur ketidakstabilan bergantung kritikal pada kebocoran pintu, medan elektrik, suhu kekisi dan masa prosedur pengukuran yang digunakan. Ia juga menunjukkan bahawa ketebalan antara oksida interfacial mempengaruhi mekanisme pengisian dan pemecatan HfO ₂ kecacatan. Apabila ketebalan dikurangkan, perangkap pengisian oleh terowong elektron kelihatan menyumbang kepada kesan ketidakstabilan. Jadi sifat-sifat perangkap pukal HfO ₂ lapisan perlu dikawal - jika tidak, ketidakstabilan voltan ambang mengancam integrasi dielektrik tinggi dalam proses CMOS masa depan.