Infineon Mempersembahkan Konsep Litar Inovatif untuk Generasi Seterusnya Komunikasi Berkelajuan Ting

Villach, Austria ?? 26 Februari 2004 ?? Di ISSCC 2004 (14 Februari 19, 2004, di San Francisco, California), Infineon Technologies (FSE / NYSE: IFX) membentangkan beberapa kertas kerja yang menerangkan litar berasaskan CMOS yang inovatif untuk komunikasi wayarles dan wireline. Reka bentuk ini merupakan tonggak penting di jalan ke arah sistem komunikasi berkelajuan tinggi generasi seterusnya dengan tahap prestasi yang belum pernah terjadi sebelumnya. Kemajuan ini termasuk empat saluran ADSL2 + Analog Front End dengan level dissipation kuasa yang sangat rendah, modulator delta-sigma yang dioptimumkan untuk ADSL, litar PLL 13-GHz berasaskan sepenuhnya CMOS pertama, dan kelajuan tinggi, 10 -bit penukar A / D dengan algoritma baru untuk aplikasi LAN wayarles.

Akhir Had Analog Empat Saluran untuk ADSL2 + Memerlukan Hanya 75 mW setiap Saluran

Standard ADSL (Talian Digital Digital Asymmetric) yang meluas untuk komunikasi wayar diluaskan beberapa bulan yang lalu dengan standard ADSL2 + baru. Terima kasih kepada perubahan ini, ADSL kini menggunakan rangkaian kekerapan sehingga 2.2 MHz untuk isyarat dari rangkaian ke terminal (hiliran), dengan pilihan rangkaian yang boleh melebihi 4 MHz. Ini membolehkan kadar data yang lebih tinggi pada gelung pendek, yang mewujudkan asas bagi aplikasi yang baru sepenuhnya. Cip Analog Front (AFE) yang dibentangkan oleh Infineon dalam kertas ISSCC menyokong standard ADSL2 + yang baru, dan semua parameter penting telah dioptimumkan. Litar ini adalah cip signal bercampur dengan pelesapan kuasa yang sangat kecil, dan ia dilaksanakan dalam teknologi 0.13 μm CMOS. AFE menawarkan empat saluran dan mengandungi semua fungsi yang diperlukan: blok codec analog dan digital, penapis, dan 14-bit A / D (analog-to-digital) dan D / A (digital-to-analog) penukar. Tahap penyepaduan yang tinggi, pelepasan kuasa yang sangat rendah (hanya 75 mW setiap saluran), kawasan silikon kecil dan manufacturability yang baik menyediakan asas penyelesaian sistem yang sangat efisien untuk semua piawaian ADSL yang baru. Berkenaan dengan ketepatan A / D dan penukar D / A, lineariti jalur penerimaan dan penghantaran, dan tahap penggunaan tenaga, IC yang dibangunkan oleh Infineon menawarkan dua kali kecekapan ?? daripada cip analog ADSL yang diperkenalkan sehingga kini.

Power-Optimized, 14-bit SC Delta-Sigma Modulator untuk ADSL

Infineon memperkenalkan penukar A / D (ADC) berprestasi tinggi yang mempunyai teknologi CMOS 130 nm. ADC telah dibangunkan untuk penyelesaian kad line ADSL untuk digunakan di pejabat pusat (pertukaran). Aplikasi ini memerlukan ADC resolusi tinggi dengan jalur lebar yang besar, dan ini merupakan fungsi penting dalam chipset ADSL. Sebaliknya, penggunaan kuasa sering menjadi faktor yang membatas dalam reka bentuk kad talian ADSL yang sangat bersepadu. Kawasan permukaan cip diperlukan untuk ADC baru (dan dengan itu juga kos) dan tahap pelesapan kuasa yang rendah (8 mW dengan bekalan 1.5 V dan operasi pada 105 MHz) untuk litar yang dibangunkan oleh Infineon jauh lebih rendah daripada yang ADC yang dikeluarkan setakat ini untuk aplikasi ADSL.

ADC menggunakan modulasi delta-sigma. Di samping tahap penyaduran yang tinggi, kuasa bunyi yang sedia ada juga berbentuk spektral untuk mencapai resolusi tinggi 14 atau 13 bit, dengan lebar jalur isyarat yang sama dengan 276 kHz atau 1.5 MHz. Reka bentuk kapasitif switched yang digunakan membolehkan pelaksanaan yang mantap, kerana ketepatan relatif kapasitor bersepadu dapat dihasilkan dengan konsistensi yang baik semasa pembuatan. Teknologi CMOS moden berfungsi dengan voltan bekalan yang berkurangan; ini mengurangkan amplitud isyarat yang boleh dicapai dan mewakili cabaran khas untuk pembangunan isyarat campuran jenis ADC ini. Penyelesaian Infineon adalah berdasarkan topologi yang ditinjau semula yang memberi manfaat kepada aliran isyarat setakat yang mencukupi untuk mengimbangi kelemahan bekalan voltan yang dikurangkan.

Litar Litar CMOS sepenuhnya Bersepadu dengan Output 13 GHz

Dalam kes ini, litar yang dibangunkan oleh Infineon adalah Fasa Terpencar Lebar (PLL) yang direka bentuk dalam projek kerjasama yang membabitkan Pusat Pembangunan Villach Infineon di Austria dan Penyelidikan Korporat di Munich, Jerman. PLL ini mempunyai frekuensi keluaran tertinggi (13 GHz) daripada semua rangkaian berasaskan CMOS yang dilaporkan setakat ini. Sehingga kini, hanya mungkin untuk merealisasikan PLL frekuensi tinggi ini menggunakan teknologi bipolar. Hakikat bahawa cip tersebut sekarang boleh dibina menggunakan teknologi CMOS memungkinkan untuk mengintegrasikan pemancar, penerima dan pemprosesan isyarat digital pada cip tunggal untuk sistem komunikasi frekuensi tinggi masa depan, dengan itu mewujudkan asas bagi penyelesaian sistem yang murah.

PLL digunakan, contohnya, dalam sintesis frekuensi, yang menukar kekerapan yang lebih rendah kepada kekerapan yang lebih tinggi melalui pendaraban dengan faktor N. Di sini, "Sigma-Delta Fractional-N ?? teknologi juga membenarkan pendaraban dengan nilai bukan integer N tanpa perlu menerima apa-apa kerugian prestasi. Dengan cara ini, kekerapan output boleh diprogramkan dengan kenaikan yang lebih kecil. Penggunaan kuasa keseluruhan PLL 13 GHz adalah hanya 60 mW dengan voltan bekalan 1.5-V. Frekuensi tinggi sedemikian diperlukan untuk sistem komunikasi talian wayarles dan wayarles dengan kadar data yang tinggi. Satu contoh aplikasi adalah projek penyelidikan untuk chipset rangkaian kawasan setempat wayarles (WLAN) dengan penghantaran wayarles dalam jalur frekuensi 17 GHz. Di sini, PLL menyampaikan nadi jam asas untuk pemancar dan penerima.

10-bit CMOS A / D Converter dengan 80 MHz dan Algoritma Baru untuk LAN Wayarles

Pemproses baseband untuk piawaian WLAN baru menuntut penukar CMOS A / D berkelajuan tinggi. Pengambilan CMOS dan kawasan cip dikurangkan amat diperlukan ?? terutamanya untuk aplikasi mudah alih dan kos sensitif ?? untuk memenuhi keperluan prestasi dan pada masa yang sama memastikan tahap pelesapan kuasa yang rendah. Infineon mempersembahkan ADC pipeline 10-bit dengan 80 MHz yang memerlukan hanya 22 mA pada 1.5 V. Ini memungkinkan untuk mengurangkan penggunaan kuasa oleh kira-kira 50% berbanding reka bentuk yang sama. Dilaksanakan dalam teknologi 130 nm CMOS, litar lengkap memerlukan kawasan cip hanya 0.3 mm ², yang membawa kepada pengurangan kos yang ketara. Peningkatan prestasi ini dicapai berdasarkan satu senibina saluran paip konvensional dengan penggunaan dua algoritma baru: Dynamic Range Doubleing (DRD) dan Pilihan Rujukan Dinamik (DRS).