Infineon Mengoptimumkan Pengeluaran Cip dengan Ujian Chip untuk Pelarasan Kerosakan di Kompleks Semi

Munich, Jerman ?? 26 September 2003 ?? Infineon Technologies (FSE / NYSE: IFX) telah menghasilkan cip ujian baru yang membolehkan proses pengeluaran semikonduktor kompleks untuk diuji dan ditingkatkan. Perkembangan baru ini adalah hasil dari kerjasama erat yang merangkumi beberapa tahun dengan Universiti Sains Terapan Regensburg. Menggunakan cip ujian ini, kini mungkin untuk menguji urutan proses dengan ketepatan precision yang sebelumnya tidak dapat ditandingi dan untuk mengoptimumkan fungsi microchip dengan melakukan pengukuran walaupun semasa proses pembuatan. Ini membolehkan kesalahan dikesan dengan lebih cepat, sementara meningkatkan produktiviti dan mengurangkan kos pengeluaran. Lebih-lebih lagi, cip ujian menawarkan ketepatan statistik yang tinggi untuk mencatat walaupun masalah pengeluaran yang jarang berlaku.

Pengembangan, pengeluaran dan juga penggunaan praktikal cip ujian dilakukan di laman Infineon di Regensburg. Cip ujian berdasarkan konsep litar inovatif yang dikembangkan oleh Universiti Sains Gunaan Regensburg. Kini telah dimungkinkan untuk menunjukkan fungsi penuh. Cip ujian pada mulanya akan digunakan di kemudahan pengeluaran wafer yang berasaskan Regensburg dan seterusnya juga di tapak pengeluaran lain. Pada asasnya, cip baru terdiri daripada litar alamat pintar dan universal, ditambah pelbagai struktur ujian. Cip ini berdasarkan proses CMOS 0.35-μm dan dihasilkan pada wafer 8-inci. Dengan struktur memori seperti itu, cip itu sendiri menggabungkan lebih daripada 1.2 juta fungsi transistor di kawasan yang berukuran hanya enam milimeter persegi.

?? Infineon dan Universiti Sains Gunaan Regensburg telah bekerja bersama selama beberapa tahun sekarang. Tumpuan kerjasama ini adalah pemprosesan berorientasikan industri bagi pelbagai projek dalam kumpulan kajian yang berstruktur, ?? kata Dr. Rainer Holmer, Ketua Teknologi Produk dan Proses untuk CMOS, BICMOS dan RF Technologies di laman Infineon di Regensburg, Villach dan Munich. Pengembangan cip ujian ini di bawah arahan Professor Dieter Kohlert dari Universiti Sains Gunaan Regensburg sekali lagi menyoroti betapa berjaya kerjasama antara perusahaan perindustrian, penyelidikan dan pengajaran. ??

Bagaimana cip ujian berfungsi

Cip ujian yang baru dicipta akan digunakan untuk menguji vias, iaitu hubungan konduktif antara dua lapisan metallized. Oleh kerana kebarangkalian kegagalan tipikal dalam proses CMOS canggih hanya sekitar 10 hingga 20 ppb (bahagian per bilion) untuk vias diuji di sini, data ujian yang mencukupi diperlukan untuk melakukan penilaian statistik. Untuk tujuan ini, cip ujian mempunyai tatasusunan dengan 512 x 512 vias (262 144), bersama-sama dengan transistor pilihan berkaitan untuk fungsi menangani. Pada hanya satu wafer, 60 blok pengimejan dengan 42 ujian chips masing-masing telah dipetakan, yang bersamaan dengan 2,500 cip ujian / wafer dan begitu sekitar 640 juta vias. Setiap melalui boleh ditangani secara individu, manakala rintangan elektrik dan penurunan voltan di melalui boleh diukur dengan tepat.

Fungsi cip ujian telah dibuktikan dengan menggunakan penguji untuk mengukur sengaja dibuat melalui kecacatan. Terima kasih kepada fungsi pengalamatan, adalah mungkin untuk mencari kesilapan tepat pada cip itu. Oleh itu, cip ujian melalui / array merupakan instrumen ujian yang sangat sensitif untuk menguji proses pengeluaran dalam sektor melalui. Walaupun perubahan proses yang sedikit memberi kesan terhadap kelakuan tindak balas elektrik vias dan boleh didaftarkan dengan melakukan pengukuran yang mudah dengan penguji. Konsep cip ujian sedang dikembangkan lebih lanjut dengan kerjasama University of Applied Sciences Regensburg untuk membolehkan langkah-langkah proses lain dalam urutan produksi cip untuk diperiksa dalam usaha untuk memastikan keandalan litar dan produktiviti yang lebih baik.