Infineon Memperkenalkan Arahan Teras Pemproses Terpadu Generasi Bersepadu; TriCore 2 Boosts Performa

San Jose, Calif., 12 Jun 2001 ?? Infineon Technologies (NYSE / FSE: IFX) hari ini memperkenalkan generasi akan datangnya TriCore?? Seni bina teras Pemproses yang disatukan, salah satu platform utama syarikat untuk reka bentuk litar bersepadu Sistem (Sistem Pengkomputeran) (SOC) untuk peranti elektronik pintar. Core TriCore 2 menerapkan peningkatan reka bentuk untuk meningkatkan prestasi keseluruhan sistem, sambil mengekalkan kesesuaian kod dengan reka bentuk yang sedia ada berdasarkan versi sebelumnya dari seni bina TriCore.

Penambahbaikan utama kepada seni bina teras ialah saluran paip pemproses superscalar enam peringkat baru, yang menyokong kadar jam 600 MHz dalam peranti SoC yang dikeluarkan dalam teknologi proses 0.13 mikron. Inti baru mengekalkan ciri-ciri reka bentuk utama dari versi sebelumnya dari seni bina Tricore, termasuk tumpuan untuk menyediakan lebar jalur pemproses yang boleh digunakan melalui kecekapan pensuisan tugas, kecekapan pemproses keseluruhan dan kawasan mati kecil untuk teras.

Prestasi pemprosesan dijangka bagi teras Tricore 2 adalah 900 MIPS apabila beroperasi pada 600 MHz. Apabila dilaksanakan di teknologi 0.13 mikron Infineon, inti akan menduduki kira-kira 2 mm². Pelaksanaan sistem, termasuk teras, unit pengurusan memori, memori 192 Kbyte, dan antara muka untuk pemproses dan peranti luaran, akan menduduki kurang daripada 7 mm².

Kejayaan versi pertama terasTriCore menyampaikan cabaran yang sukar kepada pasukan seni bina dan kejuruteraan produk kami. TriCore 1.x telah memenangi reka bentuk dalam sistem dari kawalan enjin automotif ke terminal wayarles, serta dalam pemprosesan rangkaian, sistem kawalan mesin industri dan reka bentuk pengawal penyimpanan data, ?? kata Tony Webster, Naib Presiden Kumpulan Cores & Modul di Infineon Technologies. Dengan mendefinisikan teras baru yang mengekalkan semua kekuatan seni bina semasa, sementara tiga kali ganda kekerapan operasi yang berpotensi, kami telah mencipta ahli baru produk keluarga TriCore yang menyediakan pereka sistem dengan fleksibiliti yang lebih besar untuk menghasilkan penyelesaian yang inovatif untuk tertanam maju sistem. ??

Inti Pemproses Terintegrasi TriCore sangat sesuai untuk aplikasi yang sebelum ini memerlukan komponen MCU dan DSP berasingan. Versi teras semasa dilaksanakan dalam lebih daripada sedozen reka bentuk pemproses, termasuk enam produk standard khusus yang diumumkan dan penghantaran produk ASSP yang direka untuk pelanggan Infineon. Aplikasi ini merangkumi pelbagai kategori pasaran dan aplikasi pertumbuhan tinggi, termasuk cip untuk kedua-dua stesen pangkalan tetap dan terminal mudah alih untuk IC generasi penyimpanan, penyimpanan data bersepadu, peranti akses bersepadu untuk rangkaian jalur lebar, kawalan industri dan pengurusan enjin automotif.

Memenuhi Cabaran Prestasi

Dalam persembahan hari ini di Forum Pemproses Terbenam (San Jose, Calif.) Infineon menerangkan prinsip-prinsip reka bentuk yang mendasari untuk TriCore 2. Inti mengimplementasikan satu superset arsitektur set arahan TriCore 1.x. Walaupun mengekalkan prestasi sistem yang seimbang dan kecekapan penukaran tugas yang membezakan TriCore dari sistem CPU / DSP hibrid yang lain, matlamat utama adalah untuk mendorong frekuensi operasi ke tahap yang diperlukan dalam reka bentuk sistem masa depan. Untuk melaksanakan ini, Infineon melaksanakan saluran enam peringkat, berbanding dengan empat saluran paip teras TriCore yang pertama.

Talian paip yang lebih panjang biasanya mengurangkan bilangan arahan setiap kitaran (IPC), yang merupakan ukuran paling berkesan kecekapan pemproses. Satu lagi cabaran yang dibangkitkan oleh saluran paip yang dipanjangkan adalah keupayaan untuk kod program dari pelaksanaan awal untuk beroperasi dalam persekitaran baru. Untuk mengurangkan kesan saluran paip, senibina TriCore 2 menerapkan teknik untuk mengurangkan latensi cawangan, beban pasangan dan paip integer untuk memperbaiki aliran arahan, dan menulis data untuk menyasarkan penampan untuk mengurangkan gerai beban. Teknik-teknik ini menghasilkan kecekapan yang lebih baik dan berfungsi untuk membuat saluran paip kelihatan kepada kod arahan seperti hampir sama dengan TriCore 1. Hasilnya, kecekapan keseluruhan TriCore 2 cocok dengan teras sebelumnya, pada kira-kira 1.5 IPC.

Arsitektur TriCore 2 juga melaksanakan antara muka salib bar lebar 64-bit, meningkatkan keupayaan untuk beroperasi pada frekuensi maksimum dan mencapai jalur lebar serentak tinggi antara teras, coprocessor dan sistem persisian. Bar salib berkelajuan tinggi adalah wujud dalam falsafah reka bentuk modular yang diikuti dalam inti. Antara muka untuk pelbagai bank ingatan luar, coprocessors atau teras percuma dipisahkan dari bas sistem. Di samping itu, sistem memori boleh dikendalikan tanpa rujukan khusus untuk masa dan protokol bas.

Infineon merancang untuk membuat arsitektur TriCore 2 untuk reka bentuk pada separuh pertama tahun 2002, dan syarikat dan rakan kongsi alat pihak ketiga merancang untuk melepaskan alat pembangunan dan penilaian bermula pada awal tahun 2002. Inti baru, seperti TriCore 1 yang sedia ada .x teras, juga akan disediakan dalam bentuk makro lembut untuk pelesenan kepada pihak yang berkelayakan.