Infineon Mempamerkan Konverter Flash Analog-ke-Digital 6bit Tercepat di Dunia dalam Standard CMOS 0.

Munich / Jerman dan Honolulu / Hawaii ?? 21 Jun 2004 ?? Pada Symposia 2004 pada Teknologi dan Litar VLSI, 15 hingga 19 Jun di Honolulu, Hawaii, Amerika Syarikat, Infineon Technologies menunjukkan beberapa pencapaian bagi teknologi semikonduktor terkemuka. Di antara mereka ialah penukar analog-ke-digital 6bit Flash 4GS / s (ADC) dalam teknologi CMOS standard. Reka bentuk cip inovatif ini mewakili penukar 6bit Analog-ke-Digital terpantas yang dihasilkan dalam proses CMOS piawai dengan faedah yang berkaitan dengan integrasi mudah dan kos efektif.

Kadar pemindahan data hari ini yang tinggi dalam pelbagai aplikasi komunikasi bersiri seperti saluran baca cakera keras bergantung pada litar pemprosesan isyarat digital. Litar ini memerlukan ADC kelajuan tinggi untuk menyediakan antara muka antara bahagian analog dan digital sistem. Adalah wajar untuk merealisasikan litar bersepadu ini dalam teknologi CMOS standard untuk membolehkan pengeluaran kos rendah dan integrasi monolitik ADC dan pemproses isyarat digital (DSP).

Pada VLSI 2004 Infineon menyampaikan 4GS / s 6bit flash ADC berprestasi tinggi dengan output 8bit yang direalisasikan dalam teknologi CMOS standard 0.13μm. Output dari 255 komparator kawasan kecil dengan input input yang agak besar adalah purata oleh penukar termometer-to-binary toleran. ADC juga menggunakan VCO (voltan dikawal pengayun rendah) pada cip di atas untuk peruntukan jam dan menggunakan 990mW pada voltan bekalan tunggal 1.5V.

Dalam flash klasik n-bit ADC hanya 2 ⁿ-1 komparator dengan tegangan mengimbangi input yang rendah digunakan untuk menghasilkan kod termometer bebas gelembung yang sempurna pada output bangku pembanding. Untuk menjamin voltan mengimbangi input rendah yang diperlukan, kawasan peranti aktif yang besar mesti digunakan untuk mengurangkan kesan ketidakpadanan peranti dalam komparator.
Berbeza dengan pendekatan tradisional ini, Infineon ADC yang baru dengan linearity 6bit menggunakan 255 komparator dengan kawasan aktif kecil. Akibatnya, tegangan mengimbangi input sebenarnya lebih tinggi, dan kod termometer bebas gelembung pada output bangku komparator tidak diperoleh, tetapi komparator bersaiz kecil boleh dioptimumkan untuk kelajuan operasi maksimum. Kesilapan yang berkaitan dengan peranti di dalam kod pada output bangku pembanding akan dikompensasikan dengan purata dalam domain digital, yang boleh dicapai pada kelajuan tertinggi. Keluaran komparator disambungkan kepada penukar termometer-ke-binary-toleran yang salah dengan output resolusi 8bit.

Dalam ADC berkelajuan tinggi (> 1GS / s), generasi jam dan pengedaran adalah titik penting untuk memenuhi resolusi yang dikehendaki. Oleh kerana ketidaktentuan isyarat jam (jitter) secara langsung diterjemahkan ke dalam pengurangan resolusi sistem, jitter harus disimpan sekecil mungkin. Pada kekerapan masukan 1GHz, ADC 6bit perlu disesuaikan dengan jitter kurang dari 1ps. Oleh itu, ADC baru terdiri daripada pengayun LC cip pada jitter yang rendah, yang memberikan isyarat sinusoidal yang saling melengkapi pada frekuensi 4 GHz.

Hasil pengukuran flash ADC baru jelas menunjukkan fungsi penuhnya. Oleh kerana hanya transistor digital standard yang digunakan, ADC dengan mudah boleh disatukan secara monolitik dalam pemproses isyarat tanpa memerlukan pilihan proses analog. Selain itu, isyarat jam RF dihasilkan pada cip dan hanya satu voltan bekalan 1.5V digunakan. Di samping itu, gabungan ADC dengan pemproses isyarat digital menawarkan kelebihan penyelesaian sistem yang lebih tinggi, kerana penentukuran digital boleh dilaksanakan dengan mudah. Litar ADC yang dibentangkan adalah peristiwa penting dalam perjalanan ke alat isyarat bercampur yang kuat untuk memenuhi keperluan produk komunikasi generasi akan datang.

Selain itu, reka bentuk ADC inovatif ini Infineon membentangkan kertas-kertas berikut di VLSI 2004 Symposia yang menerangkan perkembangan litar baru dengan tumpuan yang kuat terhadap kenangan yang tidak menentu:

• MRAM 16Mb Mempunyai Pemacu Tulis Teguh
  Sub-40nm Tri-gate Charge Trapping Non-volatile Memory Memori untuk Aplikasi Ketumpatan Tinggi
• Rangkaian Cell FeRAM dengan 3 dimensi yang sangat berskala baru dengan Capacitor Menegak
• A 0.61μm ² Struktur Sel Rangkaian Palam Double yang Dibentuk oleh Satu Proses Etching Mask untuk FeRAM 64Mbit
• Pendekatan Berasaskan Reka Bentuk Litar baru untuk 1 / f Pengurangan Bunyi dalam Litar CMOS Linear Analog
• Penghujung 17GHz Bersepadu untuk Aplikasi ISM / WLAN dalam CMOS 0.13μm
• Multi Gate Transistors dan Cell Memori untuk Masa Depan CMOS (kertas dijemput)

Maklumat lanjut mengenai kertas kerja ini akan tersedia tidak lama lagi di laman web kami.