IEDM 2004: Infineon Menunjukkan Transistor Kesan Terowong Baru Melayari Melalui Skala Ultra-Rendah

IEDM 2004: Infineon Menunjukkan Transistors Kesan Medan Terowong Baru Membolehkan Proses Tegangan Ultra-Rendah Boleh Dipinda dalam Teknologi Silikon Standard Munich / Jerman dan San Francisco / Amerika Syarikat, 15 Disember 2004 - Pada Mesyuarat Peranti Elektron Antarabangsa IEEE 2004 (IEDM) di San Francisco ( 13 Disember 2004) para saintis daripada Infineon Technologies AG (FSE / NYSE: IFX) memperkenalkan beberapa kertas kerja yang mewakili pencapaian cemerlang masing-masing. Bersama-sama dengan University of Munich, syarikat itu mempersembahkan konsep transistor baru yang dapat meningkatkan litar digital dan analog voltan rendah. Buat pertama kalinya, Pelarasan Kesan Terowong Terowongan (TFET) dibuat dalam proses silikon piawai dengan prestasi yang baik untuk parameter statik dan dinamik.

Ini adalah satu peristiwa penting dalam memindahkan keputusan penyelidikan TFET ke dalam aplikasi perindustrian, ?? kata Doris Schmitt-Landsiedel, Profesor di Universiti Teknikal Munich. Keluarga logik kuasa yang rendah berdasarkan peranti baru telah dibangunkan untuk menunjukkan faedah berkenaan dengan penggunaan kuasa yang sangat rendah dan mengesahkan keserasian dengan teknologi CMOS dan reka bentuk litar standard. · Terowong mekanikal kuantum, sehingga kini dianggap sebagai kesan parasit, digunakan untuk pengendalian peranti ini, ?? menjelaskan Thomas Nirschl, seorang jurutera Infineon, yang kini sedang bercuti di Technical University Munich sebagai penyelidik utama dalam projek TFET.

Selama hampir empat dekad, kemajuan mikroelektronik, seperti yang ditakrifkan oleh Undang-Undang Moore, telah berdasarkan pengoptimuman berterusan bahan, proses dan teknologi yang cekap. Pedagang semikonduktor terkemuka seperti Infineon meletakkan usaha yang kuat untuk mengecutkan lagi proses geometri. Walau bagaimanapun, seperti ditunjukkan oleh ITRS (Pelan Hala Teknologi Antarabangsa untuk Semikonduktor), penskalaan transistor CMOS pukal konvensional menjadi semakin sukar bagi nod teknologi 45nm (pengenalan yang dirancang pada tahun 2010) dan seterusnya. Kesan saluran pendek adalah sejagat dalam MOSFET standard dan mewakili kekurangan secara beransur-ansur bersama-sama sumber dan longkang diffusions sebagai panjang gerbang mengurangkan kepada nilai-nilai kecil berhampiran dengan lapisan lapisan pengurangan sumber dan longkang. Kesan ini boleh ditindas oleh doping tinggi di kawasan saluran, tetapi dengan mengorbankan mobiliti elektron yang berkurangan, kelajuan yang lebih rendah dan peningkatan risiko untuk kerosakan longsor. Untuk mengekalkan kawalan pintu saluran MOSFET yang pendek, ketebalan dielektrik pintu mesti dikurangkan juga. Oleh kerana kebocoran terowong melalui bahan baru silikon dioksida konvensional diperlukan. Penyepaduan dielektrik tinggi ini merupakan cabaran teruk bagi teknologi proses CMOS. Dalam litar analog, kesan saluran pendek mempengaruhi penguatan yang boleh dicapai. Oleh itu dalam edisi ITRS terkini satu bahagian mengenai aplikasi analog dimasukkan, di mana faktor penguatan g _m/ g _DS diperlukan untuk lebih besar daripada 100.

Penyelesaian yang berpotensi untuk isu-isu yang disebutkan adalah Transistor Kesan Terowong mekanikal kuantum (TFET). Berdasarkan prinsip fungsinya yang berlainan, TFET menawarkan potensi yang lebih baik untuk meningkatkan skala geometri dan mengurangkan voltan bekalan berbanding dengan MOSFET standard. Struktur TFET seperti yang dibentangkan oleh Infineon dan Universiti Teknikal Munich mempunyai persimpangan terowong di sebelah sumber saluran. Dalam TFET yang tidak menjalankan suatu penghalang pn-diod yang besar wujud antara sumber dan longkang, yang menghasilkan arus kebocoran yang sangat rendah. Apabila saluran MOS dibentuk oleh pintu masuk biasing ke hadapan, arus terowongan Zener berevolusi dengan ciri-ciri giliran yang curam. Para penyelidik buat kali pertama membuat TFET menggunakan aliran proses silikon standard tanpa sebarang pengubahsuaian. Dua nod teknologi yang berbeza (130nm dan 90nm) digunakan untuk mengesahkan skalabiliti prinsip kerja TFET. Keluarga logik TCMOS (TFET-CMOS) yang berkuasa rendah yang dibangunkan di TU Munich secara langsung boleh menggantikan fungsi CMOS piawai. Beberapa litar demonstrator telah direka untuk mengesahkan pada silikon keserasian TFET dan MOSFET piawai berkenaan dengan aliran proses dan fungsi litar. Litar TCMOS mengurangkan penggunaan kuasa statik sehingga satu faktor bergantung kepada vektor masukan.

Dengan ciri beralih eksponen mereka, TFETs juga sesuai untuk litar analog bersepadu. Pengurangan kesan saluran pendek meningkatkan sifat analog peranti. Infineon mengukur faktor penguatan 110 untuk TFET pada titik operasi V _DS = V _GS = 0.6V. Oleh itu, TFET membolehkan litar analog voltan ultra rendah.

Prinsip kerja TFET juga boleh digunakan pada peranti berlabel MOS yang lain. Oleh kerana substrat bersepadu / baik hubungi TFET ini sangat sesuai untuk teknologi SOI (PDSOI) yang sebahagiannya habis. Kesan badan terapung dari standard PDSOI MOSFET dihapuskan. Simulasi proses dan peranti telah menunjukkan bahawa TFET adalah berskala ke 20nm tanpa kesan saluran pendek. Ini membolehkan penggunaan oksida pintu tebal, dan keperluan untuk dielektrik pintu tinggi k tertunda.

Kertas lain oleh Infineon yang diperkenalkan pada mesyuarat IEDM termasuk: